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激發(fā)創(chuàng)“芯”潛力，EDA精英挑戰(zhàn)賽概倫電子賽題發(fā)布
2024-08-05
近日，2024中國研究生創(chuàng)“芯”大賽·EDA精英挑戰(zhàn)賽正式拉開帷幕。作為國內(nèi)首家EDA上市公司，關(guān)鍵核心技術(shù)具備國際市場(chǎng)競(jìng)爭(zhēng)力的EDA領(lǐng)軍企業(yè)，同時(shí)也是集成電路設(shè)計(jì)自動(dòng)化(EDA)產(chǎn)教融合聯(lián)盟常務(wù)理事單位，概倫電子一直秉持與中國集成電路產(chǎn)業(yè)共同成長的理念，長期致力于為中國集成電路產(chǎn)業(yè)打造多層次的專業(yè)人才培養(yǎng)機(jī)制，已連續(xù)六年支持和參與該項(xiàng)賽事。本次概倫電子全新發(fā)布“數(shù)字電路仿真中組合邏輯環(huán)路分析”企業(yè)賽題，歡迎廣大同學(xué)們踴躍報(bào)名！
賽題名稱
數(shù)字電路仿真中組合邏輯環(huán)路分析
賽題背景
用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱為門電路。常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、異或門、異或非門等幾種。通常門電路為多輸入、單輸出結(jié)構(gòu)，多個(gè)門電路按照一定規(guī)則組合在一起可實(shí)現(xiàn)具有特定功能的組合邏輯電路，例如下圖為 2-bit 帶進(jìn)位全加器的門級(jí)電路圖和 Verilog 代碼。
在組合邏輯電路中，起始于某個(gè)組合邏輯單元經(jīng)過一串組合邏輯又回到起始組合邏輯單元的邏輯環(huán)路稱為組合邏輯環(huán)路。組合邏輯環(huán)路分為正向反饋和負(fù)向反饋兩種類型。正向反饋環(huán)路是指能夠維持當(dāng)前組合邏輯輸出信號(hào)狀態(tài)不變的反饋，常見于鎖存器、寄存器和 SRAM 存儲(chǔ)器單元等電路中。負(fù)向反饋環(huán)路是指將當(dāng)前組合邏輯輸出信號(hào)翻轉(zhuǎn)的反饋，負(fù)向反饋環(huán)路會(huì)導(dǎo)致輸出信號(hào)值不停翻轉(zhuǎn)，常見于振蕩器、偽隨機(jī)數(shù)生成器等電路中。圖 2 和圖 3 為鎖存器和振蕩器門電路，其中紅色信號(hào)線為鎖存器和振蕩器門電路中的組合邏輯環(huán)路部分。圖 4 為不期望的組合邏輯環(huán)的示例圖，當(dāng) w1 為 0 時(shí)，w2 為 0，w3 為 1；當(dāng) w1 為 1 時(shí)，w2 和 w3 將產(chǎn)生震蕩。
組合邏輯環(huán)路常見于基本的門電路模塊中，但在大部分?jǐn)?shù)字電路設(shè)計(jì)應(yīng)用場(chǎng)景中都不需要使用組合邏輯環(huán)路。不符合預(yù)期的組合邏輯環(huán)路可能導(dǎo)致多重驅(qū)動(dòng)或信號(hào)震蕩，導(dǎo)致電路功耗增加和功能錯(cuò)誤。組合邏輯環(huán)難以被靜態(tài)時(shí)序分析工具分析和計(jì)算，可能導(dǎo)致仿真器進(jìn)入死循環(huán)。自動(dòng)檢測(cè)數(shù)字門電路中的不符合預(yù)期的組合邏輯環(huán)，分析觸發(fā)條件和提供斷開環(huán)路最小路徑，幫助設(shè)計(jì)人員發(fā)現(xiàn)設(shè)計(jì)問題，是 EDA 工具需要解決的問題。
檢測(cè)數(shù)字門電路中的組合邏輯環(huán)路需要獲取門電路的拓?fù)浣Y(jié)構(gòu)和邏輯門信息，可通過 Verilog 仿真器的 VPI 接口實(shí)現(xiàn)。Verilog 語言標(biāo)準(zhǔn)支持使用 VPI(Verilog Procedural Interface)編程語言接口與 C 語言程序交互，VPI 接口提供了一套 C 語言函數(shù)，通過這些 C 語言函數(shù)可以獲取 Verilog 網(wǎng)表的器件連接關(guān)系和行為邏輯，并且可訪問和修改仿真階段的信號(hào)值。所有 Verilog 仿真器都支持 VPI 接口，在仿真器仿真階段，通過 VPI 接口可獲取網(wǎng)表中邏輯門及其信號(hào)連接信息，通過這些信息可構(gòu)建完整邏輯門電路信息。
賽題Chair介紹
祁仲東
西安電子科技大學(xué)
西安電子科技大學(xué)準(zhǔn)聘副教授。2009年和2015年在清華大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)系獲得學(xué)士學(xué)位和博士學(xué)位，并在加州大學(xué)河濱分校做博士后，獲得2014年ICCD會(huì)議最佳論文提名，指導(dǎo)學(xué)生獲2020年集成電路EDA精英挑戰(zhàn)賽最高獎(jiǎng)麒麟杯，ICCAD 2020競(jìng)賽(問題B)第三名，ISPD 2021競(jìng)賽Honorable Mention。
賽題描述
請(qǐng)查看完整版賽題描述：
2024中國研究生創(chuàng)芯-EDA精英挑戰(zhàn)賽賽題指南_概倫電子.pdf
大賽概況
2024中國研究生創(chuàng)“芯”大賽·EDA精英挑戰(zhàn)賽賽程時(shí)間安排如下：
獎(jiǎng)項(xiàng)設(shè)置
*具體詳見大賽官方通知
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